最新研究指出，未來五年全球預計超過1.3億顆AI伺服器GPU及AI ASIC，將搭載先進封裝的運算端記憶體。圖／magnific
Counterpoint Research最新研究指出，未來五年全球預計超過1.3億顆AI伺服器GPU及AI ASIC，將搭載先進封裝的運算端記憶體，相關運算市場營收接近2兆美元；隨AI晶片朝大型化、Chiplet及異質整合發展，包括Panel-Level Packaging、CPO、HBM及Hybrid Bonding等技術均加速推進，為封測廠擴大AI先進封裝布局提供成長空間。
研究指出，生成式AI與大型語言模型快速發展，半導體競爭已不再只是提升邏輯晶片本身的運算能力。隨模型參數及資料量持續擴大，Memory Wall（記憶體牆）、Performance Wall（效能牆）及Copper Wall（銅互連牆）逐漸成為限制AI效能提升的三大瓶頸，其中記憶體頻寬及資料搬移效率對AI加速器效能影響尤其明顯。
因此，如何縮短運算晶片與記憶體之間的距離，降低資料傳輸所需功耗，成為下一階段AI晶片設計的重要方向。目前高階AI加速器普遍採用HBM，並搭配先進封裝提高資料傳輸效率，以台積電CoWoS為代表的技術已廣泛應用於AI GPU及ASIC。
研究認為，未來AI系統效能提升將不再僅依賴製程微縮及增加運算核心，記憶體頻寬、資料搬移、封裝與互連效率的重要性將同步提高。目前產業已出現HBM與Hybrid Bonding、CoWoS、EMIB、Chiplet等多種技術路線，更長期則包括3.5D封裝、CPO、玻璃基板及Panel-Level Packaging等。
原文出處：工商時報
